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什么是纳米硅光子集成电路?

硅光子集成电路原型的快速制造服务。包括无源和热光器件。
从设计提交到交付的周转时间最短为三周。
用于熔覆氧化物、金属化和用于边缘耦合的深沟选件。
久经考验的光学性能和低传播损耗。

介绍

NanoSOI制造工艺为制造光子集成电路(PIC)提供了一条途径。该过程的基础是硅图案化步骤,该步骤在绝缘体上硅(SOI)衬底上执行。通过使用最先进的100 keV电子束光刻系统,保证了卓越的线缘粗糙度和高吞吐量。我们的各向异性等离子体蚀刻工艺可提供光滑的侧壁,以减少光子器件中的散射损失。之后可以执行可选的工艺步骤,例如氧化物包层沉积,金属化和深沟槽蚀刻,以创建带有光栅耦合器或边缘耦合器的无源和有源光子器件。除了这些标准工艺外,我们还提供定制选项,例如选择性氧化物去除或部分蚀刻深度。

NanoSOI制造过程有两种选择。多项目晶圆(MPW)计划每两个月运行一次。这些运行提供标准流程和即时定价。专用运行适用于需要自定义选项的项目,例如选择性氧化物释放。这些运行的时间表是灵活的,并且每次运行都自定义了报价。


提交流程

向NanoSOI流程提交设计是在线完成的。设计文件以卡尔玛图形数据系统II(GDSII)格式提供给我们,数据库单位为1纳米。使用NanoSOI设计中心在线提交设计,可以通过在上面的导航栏中选择“提交设计”来访问该中心。最新的设计规则,布局教程和有关制造过程的详细信息都位于NanoSOI设计中心。多项目晶圆运行的定价也可以通过设计中心在线获得。


制造细节

我们的制造工艺,包括我们所有的标准选项,概述如下。使用右侧的边栏跳转到任何流程步骤。

硅器件层

我们的硅图案化工艺涉及使用电子束光刻(EBL)和反应离子蚀刻(RIE)工艺定义绝缘体上硅(SOI)中的纳米级特征。基板是一个220 nm的硅器件层,具有2 μm埋入的氧化物层和675 μm的手柄晶圆。图案化过程首先对电子束暴露敏感的材料进行清洁和旋涂。使用100 keV EBL将设备模式定义到该材料中。一旦材料经过化学显影,就会在衬底上进行各向异性ICP-RIE蚀刻工艺,以将图案转移到下面的硅层中。进行蚀刻,直到没有剩余的硅并且下面的缓冲氧化层暴露出来。一旦硅图案化步骤完成,就可以使用几个标准选项为器件添加额外的功能,包括用于保护和隔离硅器件的氧化物沉积,用于为器件提供电气功能的金属化,以及用于为光纤边缘耦合提供平滑界面的深沟槽。定制选项包括选择性氧化物释放,以创建用于机械应用的独立式硅结构。

Waveguide Components

 Y Splitter (50/50) on 220 nm SOI

Grating Couplers

 Sub-wavelength grating coupler patterned on 300 nm SOI

Photonics Crystals

 Photonic crystal strip waveguide patterned on 300 nm SOI

传输损耗测量

应用纳米工具使用测试结构定期测量光学传播损耗。测试结构是一个500nm宽的直硅带波导,带有2.2μm厚的包层氧化物。通过将波导的长度从0到3厘米变化,测量每个器件的总插入损耗,并对损耗与波导长度进行线性拟合来执行回切损耗测量。使用直线和弯曲波导段。完全蚀刻的220 nm SOI器件的平均传播损耗如下表所示:

Polarization Straight Waveguide Loss Curved Waveguide Loss
TE 1.5 dB/cm 3.8 dB/cm
TM 2.4 dB/cm 3.0 dB/cm

这些结果在两组测试阵列上取平均值。每套相隔9毫米。详细的测量数据,包括光谱扫描,可根据要求提供。


氧化物沉积

如果硅器件需要与外部环境隔离,则可以使用化学气相沉积(CVD)工艺将二氧化硅沉积到器件上。我们的标准氧化物沉积厚度为2.2μm,足以满足大多数热和光学应用的需求。氧化物沉积工艺可以与我们的三层加热器金属化工艺相结合,以制造出可以通过温度控制的活性光子器件。可要求定制氧化厚度达 3 μm。

金属化

金属化为您的设备增加了电气功能。ANT有两个金属化过程,它们要么直接在硅特征上执行,要么在氧化物包层之上进行(如果在上一步中沉积)。前者能够将电压/电流直接施加到硅器件上,后者可实现低损耗的热光光子器件。

直接金属化

直接金属化的目的是创建键合和/或探测焊盘,并直接在硅器件上绘制粗糙的电子通道。该金属化工艺使用光刻技术将金属区域(最小特征尺寸)定义为与底层硅层的2 μm对准精度以内。使用电子束蒸发将金属沉积在基板上,厚度可以控制在总厚度的±5%的精度。在进行直接金属化之前,氧化包层不能沉积在设备上。标准金属是金。铝或其他定制金属可根据要求使用。垫/迹线的材料选择如下:
Metal Thinkness
Gold (with 4 nm Cr adhesion layer) 100 nm

三层金属化

 * Protective oxide layer not shown.
三层金属化的目的是使用高电阻金属创建紧凑型加热器设备,并使用低电阻布线层与加热器设备连接。由二氧化硅组成的第三层用于保护加热器免受氧化损坏。氧化物被蚀刻在铝焊盘上,使其暴露在铝焊盘上以进行探测或引线键合。使用两种金属可以提高器件的电效率,因为大部分热量的产生可以通过Ti / W针对芯片的特定区域。这两个金属层也使用光刻技术进行图案化。加热器层使用钛钨合金来实现高电阻加热器装置。布线层可由较宽的电气走线或键合/探测焊盘组成,由钛钨/铝双层制成。布线层使用双层可确保布线层和加热器层之间具有良好的电接触,接触电阻低。双层还确保布线层是均匀的层,没有高度变化。然后将一层氧化物层沉积在芯片上,并使用氧化物窗口层暴露探测垫。以下是三层的规格
Metal Thinkness
TiW Alloy Heater Layer Thickness: 200 nm Bulk Resistivity: 0.61 μΩ-m Sheet Resistance: 3.07 Ω/sq
TTiW/Al Bilayer Routing Layer Thickness: 200 nm Ti/W + 500 nm Al Bulk Resistivity: 0.04 μΩ-m Sheet Resistance: 0.08 Ω/sq
Silicon Dioxide Protective Layer Thickness: 300 nm Bulk Resistivity: N/A Sheet Resistance: N/A

深沟蚀刻

通过我们的深度蚀刻工艺,可以沿着芯片的周边制造沟槽,以允许光纤电缆将光直接耦合到片上设备中,例如纳米锥形波导和亚波长光栅。300 μm宽的沟槽围绕8.78 x 8.78 mm的封闭区域进行图案化,以提交的GDSII设计为中心。然后使用深蚀刻工艺蚀刻穿过包层,埋藏的氧化物,并通过下面的硅衬底。最终结果是8.78 x 8.78 mm基板,四个侧面都有一个光滑的界面,用于光纤边缘耦合。